PROE_WGR-V

"Projektarbeit E" von Tobias Kling und Philip Mohr – FH Kiel 2025

Dieses Repository enthält einen RISC-V Prozessor und Peripherie in Verilog, sowie die dazugehörigen Werkzeuge, Skripte und Tests.

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Projektstruktur

📂 /WGR-V-MAX

Hier befinden sich die nötige Ordnerstruktur, um das Projekt mit Quartus zu verwenden.

• IP: Enthält FPGA-RAM Dateien (altsyncram).
• mem: Speicherinitialisierungs Datei (wgr_flat.hex)
• tb_sim: Testbench für die Simulation mit Questa.

Die RAM-Komponente wird initial mit einer .hex Datei geladen.

Da die von objdump erstellten .hex Dateien nicht direkt in Quartus verwendet werden können, muss die Datei mit .conv_hex.py konvertiert werden.

📂 /rtl

Verilog Dokumentation

Enthält den Kern des RISC-V Prozessors.

• cpu.v: RV32I/E CPU mit Stall-Logik und lokalen Parametern für Instruktionen
• alu.v, register_file.v, defines.v, wgr_v_max.v

📁 /rtl/peripherals

• peripheral_bus.v: Peripherie-Auswahl und Routing
• uart.v, spi.v, pwm_timer.v, gpio.v, ws2812b.v, seq_divider.v

📂 /asic

Die ASIC-Version befindet sich in einem separaten Repo:
WGR-V ASIC

Tools: Openlane2, Verilator, cocotb
Technologie: SkyWater 130nm

Chip-Layout

• Gesamtfläche: 0,192 mm²
• Nutzung: ca. 41%
• Transistoren: ca. 80.000

Enthaltene Peripherie

Peripherie-Modul
✅ debug_module
✅ uart
✅ pwm_timer
✅ system_timer
❌ spi
❌ gpio
❌ ws2812b
❌ seq_multiplier
❌ seq_divider

📂 /scripts

Skripte für Kompilierung, Konvertierung, Simulation

📂 /src

C Dokumentation

Softwarequellcode, Projekte und HAL in C und Assembler.

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Simulation & Nutzung

🔧 Kompilieren

scripts\RV32I_quartus\build_main.bat
scripts\RV32E_fram\build_main.bat

📦 Hex-Dateien generieren

python scripts/hex_conv/conv_hex.py input.hex output.hex shift_amount memory_depth
python scripts/hex_conv/conv_fram.py input.hex output.hex memory_size

🚀 Simulation starten

scripts\sim\questa\run.bat [-gl] [-vcd] [-q]

🦭 Alles in einem Schritt

build_copy_simulate.bat

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Tobias Kling
Philip Mohr
FH Kiel, 2025